Mundo, 05 de ene 2026 (ATB Digital).- Cuando pensamos en acelerar la inteligencia artificial, solemos imaginar procesadores cada vez más rápidos. El detalle incómodo es que, en muchos casos, los núcleos de cálculo ya corren más de lo que “les llega” por la autopista de datos. Los modelos grandes —como los que sostienen chatbots o generadores de imagen— pasan el día moviendo pesos, activaciones y estados intermedios entre la memoria y las unidades que multiplican y suman. Si ese transporte es lento, el procesador se queda esperando, como una cocina con chefs de sobra pero con un único camarero trayendo ingredientes desde un almacén lejano.
A ese cuello de botella se le conoce como memory wall: la pared de memoria aparece cuando la velocidad de procesamiento crece más rápido que la capacidad del chip para alimentar datos al motor de cómputo. En chips planos tradicionales, gran parte de la memoria queda “dispersa” y el camino hasta el cálculo se vuelve largo y congestionado. El resultado es menos rendimiento real del prometido en las especificaciones.
Por qué el chip plano se está quedando sin trucos
Durante décadas, la industria ganó rendimiento reduciendo el tamaño de los transistores y apretándolos más en la misma superficie. Esa estrategia ha dado muchísimo, pero hoy choca con límites físicos y económicos: fabricar más pequeño se vuelve extremadamente complejo, costoso y con beneficios marginales en ciertos escenarios. En el artículo de ScienceDaily atribuido a Stanford University (24 de diciembre de 2025), los investigadores lo describen como otra barrera complementaria: la miniaturization wall, la pared de la miniaturización.
La combinación es especialmente dura para la IA. Los modelos actuales no solo “calculan”; también “recuerdan” constantemente. Si el chip no puede tener suficiente memoria cerca, o si el intercambio de datos se convierte en una cola interminable, la escalabilidad se frena por mucho que el silicio sea más fino.
La idea clave: construir un rascacielos de silicio
El nuevo prototipo presentado por un equipo de Stanford, Carnegie Mellon, la University of Pennsylvania y MIT propone cambiar la geometría del problema. En lugar de extender todo en una sola planta, apilan capas ultrafinas como pisos de un edificio. La metáfora funciona bien: en un bloque de apartamentos, la vida es más fluida si hay muchos ascensores rápidos conectando plantas cercanas, no un único pasillo larguísimo y estrecho.
Esa es la promesa de un chip 3D con muchísimas conexiones verticales: mover datos “hacia arriba y hacia abajo” en distancias cortas, con una densidad de interconexión que reduce los embotellamientos típicos del diseño 2D. En el texto, el equipo habla de un número récord de conexiones verticales y de una disposición “entretejida” que coloca memoria y lógica muy próximas. Dicho en cotidiano: menos viajes al trastero, más ingredientes al lado de los fogones.
Qué significa “3D monolítico” y por qué importa
No todo lo que se llama 3D es igual. En los últimos años hemos visto enfoques que apilan chips completos como si fueran “sándwiches” unidos por un pegamento tecnológico. Eso ayuda, sí, pero suele tener límites en el número de enlaces entre capas y en lo finos que pueden ser esos puentes. Si las conexiones verticales son pocas o “toscas”, el atasco simplemente se muda de sitio.
Aquí entra el matiz más interesante: integración monolítica 3D. En vez de fabricar chips separados y unirlos, el proceso construye cada nueva capa directamente sobre la anterior, dentro de un flujo continuo de fabricación. Para que eso sea viable, se emplean temperaturas lo bastante bajas como para no dañar lo ya construido debajo. El beneficio es doble: las capas pueden estar más cerca y se pueden crear muchísimas más conexiones verticales, lo que convierte la verticalidad en una autopista real y no en una escalera de caracol.
Resultados: del laboratorio a una fábrica “de verdad”
Un punto que el equipo subraya con fuerza es la fabricación en una planta comercial de Estados Unidos. Según el texto, todo el prototipo se produjo en SkyWater Technology, un fabricante (foundry) con sede en EE. UU., en Bloomington (Minnesota). Esto cambia el tono de la historia: no se trata solo de una demostración académica, sino de un intento serio de demostrar “fabricabilidad” con procesos industriales.
El propio Mark Nelson, vicepresidente de operaciones de desarrollo tecnológico en SkyWater, remarca en el artículo que transformar una idea puntera en algo compatible con una fábrica comercial es una de las partes más duras del camino. En tecnología de chips, muchas promesas mueren en el salto entre el paper y la línea de producción. Que el prototipo pase por una foundry comercial sugiere que la arquitectura está pensando desde el principio en constraints reales: rendimiento, repetibilidad, integración y coste.
Cuánta mejora aporta y por qué no es solo “más rápido”
Los investigadores reportan dos niveles de resultado. En pruebas tempranas de hardware, el prototipo supera chips 2D comparables en torno a cuatro veces. En simulaciones, al escalar el diseño a más capas apiladas, proyectan mejoras mayores: hasta doce veces en cargas de trabajo de IA que incluyen tareas derivadas de LLaMA (el modelo abierto impulsado por Meta, citado en el texto).
Hay otra métrica menos vistosa pero decisiva para centros de datos: el energy-delay product (EDP), que mezcla energía consumida y tiempo de ejecución. La promesa aquí no es solo correr más, sino hacerlo con menos energía por operación, recortando la distancia que recorren los datos y multiplicando rutas verticales para que la información no se amontone. El equipo habla de un camino “práctico” hacia mejoras de 100 a 1.000 veces en EDP en el largo plazo, una cifra ambiciosa que, si se materializa, tendría impacto directo en costes eléctricos, refrigeración y densidad de cómputo.
Una forma sencilla de visualizarlo: no es lo mismo tener un coche con un motor enorme que se pasa el día frenando en atascos, que tener una ciudad con calles bien conectadas donde el tráfico fluye. En IA, la energía se va muchas veces en mover datos, no solo en calcular.
Implicaciones para la carrera de la IA y la soberanía tecnológica
Este tipo de arquitectura apunta a un cambio en cómo se diseñan aceleradores y sistemas para modelos grandes. Si la memoria y el cálculo se integran “codo con codo” en vertical, se reduce el tiempo muerto y se abre la puerta a diseñar hardware que escale con las necesidades de los próximos modelos, que seguirán pidiendo más parámetros y más contexto.
También hay lectura geopolítica e industrial: demostrar que una tecnología avanzada se puede fabricar en una foundry estadounidense se presenta como un “plano” para acelerar innovación doméstica. En el texto se menciona la participación de iniciativas como el Microelectronics Commons y el hub regional relacionado con hardware de IA (Northwest-AI-Hub), y financiación de organismos como DARPA, el Department of Energy y la National Science Foundation, entre otros. El mensaje implícito es que la innovación no es solo diseñar; también es poder fabricar con rapidez, iterar y formar talento en torno a esa cadena.
El reto silencioso: formar ingenieros para pensar en 3D
Pasar de chips planos a chips apilados no es cambiar una pieza: es cambiar la mentalidad. En 3D monolítico, la colocación de bloques, la distribución térmica, la verificación, las herramientas de diseño y hasta la forma de depurar errores adquieren complejidad. El texto compara este momento con épocas en las que una nueva ola de formación impulsó avances en circuitos integrados. Tiene sentido: si el chip es un edificio, también hace falta aprender arquitectura, no solo electricidad.
Para el usuario final, todo esto se traducirá en algo muy concreto: respuestas más rápidas, menor latencia, inferencia más barata, y quizá modelos más capaces ejecutándose con menos hardware. No por magia, sino porque el dato deja de perder el tiempo en el ascensor equivocado.
Fuente: Whatsnew.com